Laporan Akhir 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

1. Jurnal[Kembali]

2. Alat dan bahan[Kembali]

a.. Jumper

Gambar 1. Jumper

b.Panel DL 2203D 

c.Panel DL 2203C 

d.Panel DL 2203S

Gambar 2. Modul De Lorenzo

2.2 Bahan (proteus) [kembali]

a. IC 74Ls112(JK filp flop)

Gambar 3. IC 74LS112

b. IC 7404

Gambar 4. IC 7404

c. IC 7432

Gambar 5. IC 7432

b. Power DC

Gambar 6. Power DC

c. Switch (SW-SPDT)

Gambar 7. Switch

d. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi[Kembali]

a. Pada Proteus 

sebelum dijalankan

setelah dijalankan

b. pada dlorenzo

4. Prinsip Kerja[Kembali]

hubungan input: 
B0 = R, B1 = S ,B2 = J, B3 = Clock JK, B4 = K , B5 = D, B6 = Clock D

Input Clock J-K Flip-Flop IC 74112 bersifat active low sehingga inputnya akan berubah saat logika input 0. Sedangkan input Clock D Flip-Flop IC 7474 bersifat active high sehingga inputnya akan berubah saat logika input 1. 

Input S dan R merupakan input asingkron flip-flop. Input S dan R beroperasi secara independen. 

kondisi 1

Jika S berlogika 1 dan R berlogika 0 maka flip-flop berada dalam mode operasi Asynchronous reset yang menghasilkan output Q dan Q' berlogika 0 dan 1. 

kondisi 2:

Jika S berlogika 0 dan R berlogika 1 maka flip-flop berada dalam mode operasi Asynchronous set yang menghasilkan output Q dan Q' berlogika 1 dan 0. 

kondisi 3

Jika S berlogika 0 dan R berlogika 0 maka flip-flop berada dalam mode operasi Prohibited (larangan) yang menghasilkan output Q dan Q' berlogika 1 dan 1. 

kondisi 4

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, b3 dalam clock, K berlogika 0, D berlogika 0, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop berlogika 0 dan 1 karena jika input J-K berlogika (0,0) maka flip-flop berada dalam mode hold dimana disini output berlogika (0,1). Sedangkan Output Q dan Q' D Flip-Flop berlogika 0 dan 1 karena input D berlogika 0.

kondisi 5

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K, K berlogika 1, D borlogika 1, dan Clock D berlogika 1. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (0,1) maka flip-flop berada dalam mode reset dimana output akan berlogika (0,1). Sedangkan Output Q dan Q' D Flip- Flop berlogika 1 dan 0 karena input D berlogika 1. 

kondisi 6

Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K , K berlogika 0, D borlogika 0 atau 1, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop beriogika 1 dan 0 karena jika input J-K berlogika (1,0) maka flip-flop berada dalam mode set dimana output akan berlogika (1,0). Sedangkan Output Q dan Q' D Flip- Flop berlogika 0 dan 1. 

kondisi 7

Kondisi yang terakhir, input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 1, D dan Clock D tidak dihubungkan. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (1,1) maka flip-flop berada dalam mode toggle dimana output akan berbalik sehingga berlogika (0,1).

5. Video Praktikum[Kembali]

6. Analisa[Kembali]

1. Bagaimana jika B0 dan B1 sama-sama diberikan logika 0 apa yang terjadi pada rangkaian?

 jawab :

apabila B0 dan B1 sama-sama diberikan logika 0 pada rangkaian akan menghasilkan output Q = 1 dan Q' = 1.  hal ini terjadi karena pada B0 dan B1 rangkaiannya bersifat aktif Low di mana sinyal akan aktif ketika berlogika 0 . berdasarkan pada  percobaan didapatkan bahwa outputnya yaitu Q = 1 dan Q'= 1 kondisi ini merupakan kondisi terlarang karena Q aksen harus berlawanan dengan Q

2. Bagaimana ka B3 diputuskan /hdak dihubungkan pada rangkain apa yang terjadi pada rangkain? 

Jawab:

Jika B3 diputuskan maka yang paling berpengaruh adalah Jk flip flop, karena B3 terhubung dengan clock di JK fupplop Dan yang terjadi pada rangkain adalalah jk fupFlop masih mengeluarkan output, tetapi jika input j dan k divariasikan tidak akan mengalami perubahan, karena clock tidak terhubung. Fungsi clock pada jk flip Flop dalalah untuk mengendalikan  sehap keluaran dan jk Fupflop Dan untuk D flipflop tidak terjadi perubahan, karena tidak ada input yang diputuskan. Tetapi, nilai JK  flipFlop bergantung pada nilai set dan reset sesuai dengan sifat inputnya yaitu active low sehingga jika Input - 0 maka Output = 1 dan jika input = 1 mapa output=o. Dan untuk D-flip lop sendiri tidak berpengaruh karena clocknya masih ada.

3. Jelaskan apa yang dimaksud dengan kondisi toggel, kondi not change dan kondisi terlarang pada fupflop! Jawab:

a) kondisi togel: merupakan kondisi yang terjadi saat input j dan k bernilai 1/dimana j=1 dan K=1, maka outputnya berubah-ubah. Output yang berbah - ruban Inilah yang disebut togel Atau kondisi togel ini adalah situasi dimana Flip Flop memiliki keluararan yang berganti-berganti contohnya jika output nya Q=1 dan Q'=0, pada kondisi togel akan melakukan Pergantian sehingga ourputnya menjadi Q=0 dan Q'=1 Jadi kondisinya selalu berubah.

b. Kondisi not change: merupkan kondisi pada flipflop dimana akan mempertahankan kondisi sebelumnya atau tidak mengalami perubahan, contohnya jika output Q=1 dan Q'=0 maka pada kondisi not change maka outputnya menjadi q=1 dan Q'=o tidak mengalami perubahan. kondisi ini terjadi ketika inputnya sama-sama berlogika nol dimana output yang dihasilkan sama dengan output pada percobaan sebelumnya.

c. Kondisi terlarang: konidisi ini terjadi jika sama-sama menghasilkan output Q=1 dan Q'= 1. hali ini merupakan kondisi terlarang karena nila Q dan Q' harus berlawanan. kondisi ini sebaiknya dihindarkna karena dapar merusak alat.

7. Download[Kembali]

HTML klik disini

Rangkaian klik disini

Video klik disini

link datasheeet 74LS112  klik disini

Link datasheet  7474 klik disini

link datasheet switch klik disini

link datasheet LED klik disini