setelah di run
4. Prinsip Kerja [Kembali]
pada percobaan 1 kondisi 8 diatas merupakan rangkaian counter asycronus dimana counternya terhubung seri dengan inputan dflipflop selanjutnya bergantung terhadapat output dari dflipflop sebelumnya. rangkaian ini memiliki kelemahan karena perhitungan lebih lambat dari counter sinkron karena input dflipflop selanjutnya harus menunggu terlebih dahulu output dari dflipflop sebelumnya.
penjelasan rangkaian, pada rangkaian diatas terdapat 2 buat spdt yang telah terhubung dengan power dan ground selnajutnya dflipflop yang terhubung secara seri sebanyak 8 buah yang artinya rangkaian tersebut termasuk kedalam rangkaian counter asyncrounus. dflipflop kedua clocknya terhubung dengan clock yang pertama. clock dflipflop ketiga terhubung ke dflipflop ke satu. begitu seterusnya. semua clocknya terhubung seri dengan clock yang pertama. output masing-masing dflip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya dflipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing dflip-flop sebelumnya.
Link simulasi rangkaian klik disini
