setelah di run
4. Prinsip Kerja [Kembali]
hubungan input:
B0 = R
B1 = S
B2 = J
B3 = Clock JK
B4 = K
B5 = D
B6 = Clock D
Pada percobaan satu kondisi 5 dimana membuat rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=1 . berati nilai R=1,s=1, J=0, K=1 B=5, B6=1. Kondisi ini denga input R belogika 1, S berlogika 1, J berlogika 0, Clock J-K berlogika 1, K berlogika 1, D borlogika 1, dan Clock D berlogika 1. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (0,1) maka flip-flop berada dalam mode reset dimana output akan berlogika (0,1). Sedangkan Output Q dan Q' D Flip- Flop berlogika 0 dan 1 karena input D berlogika 1 dan input clock tidak berupa clock maka jika kita ganti input clocknya dengan clock maka outputnya 1 dan 0 sesuia dengan prinsip dari D fliplop
penjelasan detail
- Pada rangkaian Input Clock J-K Flip-Flop IC 74112 R,S, dan Clock bersifat active low sehingga inputnya akan berubah saat logika input 0. Sedangkan input j dan K pada flip flop serta Clock D Flip-Flop IC 7474 bersifat active high sehingga inputnya akan berubah saat logika input 1.
- Kondisi selanjutnya input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 0, D borlogika 0 atau 1, dan Clock D berlogika 0. Output Q dan Q' J-K Flip-Flop beriogika 1 dan 0 karena jika input J-K berlogika (1,0) maka flip-flop berada dalam mode set dimana output akan berlogika (1,0). Sedangkan Output Q dan Q' D Flip- Flop berlogika 0 dan 1.
- Kondisi yang terakhir, input R belogika 1, S berlogika 1, J berlogika 1, Clock J-K berlogika 1, K berlogika 1, D dan Clock dihubungkan. Output Q dan Q' J-K Flip-Flop beriogika 0 dan 1 karena jika input J-K berlogika (1,1) maka flip-flop berada dalam mode toggle dimana output akan berubah
Link simulasi rangkaian klik disini
